?CG放大器的性能描述合理的是（）。

?verilogHDL的基本結構中通常需要進行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結束方式是（）。

?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。

CG放大器因其輸入電阻過小，因此沒什么用處。

?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz，數(shù)字鐘用來產生秒信號的時鐘信號頻率為1Hz，若采用計數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號，請問該計數(shù)器至少需要多少位？（）

?若某放大器的輸入信號為電壓信號，輸出信號為電流信號，則以下描述正確的有（）。?

CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????

現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結果用表達式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進位，sum為和，co為向高位的進位，如果以此1位加法器構建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調用的方式進行邏輯實現(xiàn)中的表達式正確的是（）。

在對數(shù)字鐘計時、校時模塊進行仿真時，設秒信號的周期為10ns，若要觀察24時制計數(shù)是否正確，那么在復位信號無效，計時使能信號有效的情況下，仿真需運行多長時間？（）

用作電壓放大器時，CS放大器不合適的參數(shù)為（）。?