多項(xiàng)選擇題?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有()。

A.xor
B.not
C.nand
D.nor


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2.多項(xiàng)選擇題?verilog語(yǔ)法中,間隔符號(hào)主要包括()。

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最新試題

?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖,要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字,控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少?()

題型:?jiǎn)雾?xiàng)選擇題

假設(shè)NEMOSFET已工作在飽和區(qū),若uDS繼續(xù)增大時(shí),溝道夾斷點(diǎn)向漏極移動(dòng)。

題型:判斷題

當(dāng)VGS=0時(shí),能夠?qū)ǖ腗OS管為()

題型:多項(xiàng)選擇題

?在verilogHDL的數(shù)字表達(dá)方式用,和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有()。

題型:多項(xiàng)選擇題

一塊通用面包板,公共條是三?四?三分段連通型,那么這塊板上最多有()個(gè)插孔在內(nèi)部是連通在一起的。

題型:?jiǎn)雾?xiàng)選擇題

?CS、CG和CD三種組態(tài)中,最適合做電壓放大器的還是CS放大器。

題型:判斷題

現(xiàn)在定義了一個(gè)1位的加法器addbit(ci,a,b,co,sum),模塊的結(jié)果用表達(dá)式表示為{co,sub}=a+b+ci,其中a,b為兩個(gè)加數(shù),ci為來(lái)自低位的進(jìn)位,sum為和,co為向高位的進(jìn)位,如果以此1位加法器構(gòu)建四位加法器,同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義:下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是()。

題型:?jiǎn)雾?xiàng)選擇題

CD放大器具有較()的輸入電阻和較()的輸出電阻。?????

題型:?jiǎn)雾?xiàng)選擇題

?CG放大器的性能描述合理的是()。

題型:?jiǎn)雾?xiàng)選擇題

?若某放大器的輸入信號(hào)為電壓信號(hào),輸出信號(hào)為電流信號(hào),則以下描述正確的有()。?

題型:多項(xiàng)選擇題