A.NEMOSFET
B.NDMOSFET
C.PEMOSFET
D.PDMOSFET
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A.該放大器為互導(dǎo)放大器
B.該放大器為互阻放大器
C.理想情況下該放大器輸入電阻極高
D.理想情況下該放大器輸入電阻極低
E.理想情況下該放大器輸出電阻極高
F.理想情況下該放大器輸出電阻極低
已知某N溝道增強(qiáng)型MOS場(chǎng)效應(yīng)管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。
A.狀態(tài)1：飽和區(qū)；狀態(tài)2：飽和區(qū)
B.狀態(tài)1：截止區(qū)；狀態(tài)2：飽和區(qū)
C.狀態(tài)3：變阻區(qū)；狀態(tài)4：飽和區(qū)
D.狀態(tài)3：飽和區(qū)；狀態(tài)4：變阻區(qū)
A.1，100
B.0.5，50
C.1，50
D.2，100
電路如圖所示，要使得晶體管工作在飽和區(qū)，且有ID=0.4mA，VD=0.5V；已知該NMOS晶體管的Vt=0.7V，L=1μm，W=32μm，k′n=100μA/V2，忽略溝道長(zhǎng)度調(diào)制效應(yīng)，則電阻RS=（）kΩ，RD=（）kΩ。
A.5，3.25
B.4，6
C.3，7
D.3.25，5
A.最高，最高
B.最高，最低
C.最低，最高
D.最低，最低
最新試題
?verilog語(yǔ)法中，間隔符號(hào)主要包括（）。
?若某放大器的輸入信號(hào)為電壓信號(hào)，輸出信號(hào)為電流信號(hào)，則以下描述正確的有（）。?
CD放大器因?yàn)樵礃O輸出信號(hào)幾乎與柵極輸入信號(hào)變化一致，因此被稱為“源極跟隨器”。
已知某N溝道增強(qiáng)型MOS場(chǎng)效應(yīng)管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中，該同學(xué)觀測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0，D1電平可能分別為（）。
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
?數(shù)字頻率計(jì)設(shè)計(jì)中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）