問(wèn)答題一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。
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2.問(wèn)答題簡(jiǎn)述VHDL語(yǔ)言的主要優(yōu)點(diǎn)。
3.單項(xiàng)選擇題在VHDL語(yǔ)言中，變量的賦值符是（）。
A.=
B.：=
C.＜=
D.==
4.單項(xiàng)選擇題在VHDL語(yǔ)言中，信號(hào)賦值語(yǔ)句使用的代入符是（）
A.=
B.：=
C.＜=
D.==
5.單項(xiàng)選擇題在VHDL語(yǔ)言中，不同類(lèi)型的數(shù)據(jù)是（）的。
A.可以進(jìn)行運(yùn)算和直接代入
B.不能進(jìn)行運(yùn)算和直接代入
C.不能進(jìn)行運(yùn)算但可以直接代入
D.可以進(jìn)行運(yùn)算但不能直接代入
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用1M×4的DRAM芯片通過(guò)（）擴(kuò)展可以獲得4M×8的存儲(chǔ)器。
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