一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。

與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點(diǎn)是消除了（）對(duì)轉(zhuǎn)換精度的影響。

簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。

用1M×4的DRAM芯片通過（）擴(kuò)展可以獲得4M×8的存儲(chǔ)器。

小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為（）

TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是（）。

TTL與非門閾值電壓UT的典型值是（）

什么是觸發(fā)器的不定狀態(tài)，如何避免不定狀態(tài)的出現(xiàn)？

如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。

利用2個(gè)74LS138和1個(gè)非門，可以擴(kuò)展得到1個(gè)（）線譯碼器。