試提出數(shù)字頻率計的三種設(shè)計方案，比較各種方案的特點。如果用HDPLD來實現(xiàn)，設(shè)計方案是最佳嗎？簡述理由。

用原碼輸出的譯碼器實現(xiàn)多輸出邏輯函數(shù)，需要增加若干個（）。

用1M×4的DRAM芯片通過（）擴展可以獲得4M×8的存儲器。

判斷如下VHDL的操作是否正確，如不正確，請改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

簡述用譯碼器或多路選擇器實現(xiàn)組合邏輯電路的不同之處。

基本RS觸發(fā)器的輸入直接控制其輸出狀態(tài)，所以它不能被稱為（）觸發(fā)器。

要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號JK就為（）。

TTL與非門輸出低電平的參數(shù)規(guī)范值是（）

一個VHDL模塊是否必須有一個實體和一個結(jié)構(gòu)體？是否可以有多個實體和結(jié)構(gòu)體？簡述它們的作用。

與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點是消除了（）對轉(zhuǎn)換精度的影響。