A.修改邏輯設(shè)計(jì)
B.在輸出端接入濾波電容
C.后級(jí)加緩沖電路
D.屏蔽輸入信號(hào)的尖峰干擾
您可能感興趣的試卷
你可能感興趣的試題
A.十進(jìn)制
B.二進(jìn)制
C.八進(jìn)制
D.十六進(jìn)制
A.原碼
B.反碼
C.補(bǔ)碼
D.編碼
A.器件的狀態(tài)
B.電平的高低
C.脈沖的有無
D.數(shù)量的大小
A.電路結(jié)構(gòu)簡單，有利于實(shí)現(xiàn)電路集成化；
B.可實(shí)現(xiàn)邏輯運(yùn)算和判斷；
C.工作穩(wěn)定抗干擾能力強(qiáng)；
D.工作于開關(guān)狀態(tài)，功耗低。
A.全部輸入是0
B.全部輸入是1
C.任一輸入為0，其他輸入為1
D.任一輸入為1
最新試題
若停電數(shù)分鐘后恢復(fù)供電，（）中的信息能夠保持不變。
利用2個(gè)74LS138和1個(gè)非門，可以擴(kuò)展得到1個(gè)（）線譯碼器。
判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
具有“有1出0、全0出1”功能的邏輯門是（）
要使JK觸發(fā)器的輸出Q從1就成0，它的輸入信號(hào)JK就為（）。
采用浮柵技術(shù)的EPROM中存儲(chǔ)的數(shù)據(jù)是（）可擦除的。
一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡述它們的作用。
簡述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。
試提出數(shù)字頻率計(jì)的三種設(shè)計(jì)方案，比較各種方案的特點(diǎn)。如果用HDPLD來實(shí)現(xiàn)，設(shè)計(jì)方案是最佳嗎？簡述理由。
電可擦除的PROM器件是（）