A.D觸發(fā)器
B.同步觸發(fā)器
C.JK觸發(fā)器
D.T和T’觸發(fā)器
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你可能感興趣的試題
A.基本RS觸發(fā)器
B.同步觸發(fā)器
C.主從觸發(fā)器
D.JK觸發(fā)器
A.具有兩個能自行保持的穩(wěn)定狀態(tài)
B.有三個穩(wěn)定狀態(tài)
C.根據(jù)不同的輸入信號可以置成1或0狀態(tài)
D.沒有記憶功能
A.狀態(tài)轉(zhuǎn)換真值表
B.特性方程
C.狀態(tài)轉(zhuǎn)換圖
D.狀態(tài)轉(zhuǎn)換卡諾圖
A.基本RS觸發(fā)器
B.主從RS觸發(fā)器
C.同步RS觸發(fā)器
D.邊沿D觸發(fā)器
A.邊沿D觸發(fā)器
B.主從RS觸發(fā)器
C.同步RS觸發(fā)器
D.主從JK觸發(fā)器
最新試題
什么是觸發(fā)器的空翻現(xiàn)象,如何避免空翻?
利用2個74LS138和1個非門,可以擴展得到1個()線譯碼器。
判斷如下VHDL的操作是否正確,如不正確,請改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
試提出數(shù)字頻率計的三種設(shè)計方案,比較各種方案的特點。如果用HDPLD來實現(xiàn),設(shè)計方案是最佳嗎?簡述理由。
具有“有1出0、全0出1”功能的邏輯門是()
一個VHDL模塊是否必須有一個實體和一個結(jié)構(gòu)體?是否可以有多個實體和結(jié)構(gòu)體?簡述它們的作用。
簡述用譯碼器或多路選擇器實現(xiàn)組合邏輯電路的不同之處。
如要將一個最大幅度為5.1V的模擬信號轉(zhuǎn)換為數(shù)字信號,要求輸入每變化20mV,輸出信號的最低位(LSB)發(fā)生變化,應(yīng)選用()位ADC。
要使JK觸發(fā)器的輸出Q從1就成0,它的輸入信號JK就為()。
27系列EPROM存儲的數(shù)據(jù)是()可擦除的。