A.驅(qū)動方程
B.輸出方程
C.時鐘方程
D.狀態(tài)方程
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A.同步時序邏輯電路
B.異步時序邏輯電路
C.555定時器電路
D.脈沖產(chǎn)生電路
A.加法計數(shù)器
B.二進制計數(shù)器
C.十進制計數(shù)器
D.N進制計數(shù)器
A.同步時序邏輯電路狀態(tài)的變化與時鐘脈沖同步,而異步時序電路中沒有統(tǒng)一的時鐘脈沖,電路的狀態(tài)隨輸入信號的改變而相應改變。
B.異步時序電路的每個狀態(tài)都是“穩(wěn)定狀態(tài)”,而同步時序邏輯電路的狀態(tài)分為“穩(wěn)定”和“不穩(wěn)定“兩種。
C.同步時序電路中,任一時刻,幾個輸入變量可以同時變化。
D.異步時序電路中,每個時刻僅允許一個輸入信號發(fā)生變化,以避免電路中可能出現(xiàn)的競爭現(xiàn)象。
A.數(shù)碼寄存器
B.計數(shù)器
C.移位寄存器
D.序列信號檢查器
A.狀態(tài)轉換圖
B.特征方程
C.真值表
D.數(shù)理方程
最新試題
以下代碼中為無權碼的為()。
若停電數(shù)分鐘后恢復供電,()中的信息能夠保持不變。
試提出數(shù)字頻率計的三種設計方案,比較各種方案的特點。如果用HDPLD來實現(xiàn),設計方案是最佳嗎?簡述理由。
與倒T形電阻網(wǎng)絡DAC相比,權電流網(wǎng)絡D/A轉換器的主要優(yōu)點是消除了()對轉換精度的影響。
如要將一個最大幅度為5.1V的模擬信號轉換為數(shù)字信號,要求輸入每變化20mV,輸出信號的最低位(LSB)發(fā)生變化,應選用()位ADC。
用原碼輸出的譯碼器實現(xiàn)多輸出邏輯函數(shù),需要增加若干個()。
10-4線優(yōu)先編碼器允許同時輸入()路編碼信號。
什么是觸發(fā)器的空翻現(xiàn)象,如何避免空翻?
判斷如下VHDL的操作是否正確,如不正確,請改正。字符a和b的數(shù)據(jù)類型是BIT,c是INTEGER,執(zhí)行c<=a+b。
小容量RAM內(nèi)部存儲矩陣的字數(shù)與外部地址線數(shù)n的關系一般為()