如圖所示,電路中已知T1、T2均為硅管,UBE1=UBE2=0.7V,RC1=RC2=3.8KΩ,RB1=RB2=1KΩ,RE=5.1KΩ,VCC=1.5V,VEE=-12V,β1=β2=50
試計算:
(1)靜態(tài)各種點的值;
(2)差模電壓放大倍數(shù)、共模電壓放大倍數(shù)及共模抑制比;
(3)差模輸入電阻、共模輸入電阻及輸出電阻。
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MOSFET做放大器,要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???
?MOSFET源極漏極間的長度L越大,溝道長度調(diào)制效應(yīng)越明顯。???
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為()。
?CG放大器的性能描述合理的是()。
?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時,使用一條語句來進行描述assign out1=(sel &b)∣(~sel &a),這條語句對應(yīng)的是()。
I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足夠大。輸入輸出信號均通過電容耦合進行傳輸(注意圖中未畫出電容),要實現(xiàn)增益為15倍的放大電路,則RD=()kΩ。?
現(xiàn)在定義了一個1位的加法器addbit(ci,a,b,co,sum),模塊的結(jié)果用表達式表示為{co,sub}=a+b+ci,其中a,b為兩個加數(shù),ci為來自低位的進位,sum為和,co為向高位的進位,如果以此1位加法器構(gòu)建四位加法器,同時定義頂層模塊中的端口信號和中間變量的定義:下面通過層次調(diào)用的方式進行邏輯實現(xiàn)中的表達式正確的是()。
假設(shè)NEMOSFET已工作在飽和區(qū),若uDS繼續(xù)增大時,溝道夾斷點向漏極移動。
?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有()。
?CD放大器的性能特征有()。?