電路如圖所示，已知：VCC=20V，-VCC=-20V，RL=8Ω，輸入電壓ui=10√2sinωt（V），T1和T2的性能一致，死區(qū)影響和UCES均可忽略。試求：輸出功率Po，電源消耗功率PV及能量轉(zhuǎn)換效率η，每管功耗PT。
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?6位7段數(shù)碼管動態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時顯示各自對應(yīng)的數(shù)字，控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少？（）
?數(shù)字頻率計采用4個數(shù)字的BCD碼計數(shù)器，若采樣時間0.01s，那么它能夠測量的最大頻率是多少？（）
?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
?在使用verilog描述一個二選一的數(shù)據(jù)選擇器時，使用一條語句來進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語句對應(yīng)的是（）。
可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。
?某次電路實(shí)驗中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗過程中，該同學(xué)觀測到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請問此刻電路輸入端D0，D1電平可能分別為（）。
?CS放大器中引入源極電阻RS，其作用有（）。?