放大電路如下圖所示，電路中電容容量足夠大，三極管的β＝50，rbb’＝200Ω，UBE＝0.6V，RB1＝120KΩ，RB2＝40KΩ，RC＝RL＝4KΩ，RE＝2.1KΩ，VCC＝12V，信號(hào)源內(nèi)阻RS＝10KΩ，
（1）估算電路的靜態(tài)工作點(diǎn)IBQ、IEQ、UCEQ；
（2）畫出微變等效電路；
（3）計(jì)算電路的放大倍數(shù)Au、Aus、輸入電阻Ri和輸出電阻Ro的值。
（4）去掉旁路電容CE，求電壓放大倍數(shù)Au，輸入電阻Ri。
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CG放大器因其輸入電阻過小，因此沒什么用處。
?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。
一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。
在對數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長時(shí)間？（）
?CS放大器中引入源極電阻RS，其作用有（）。?
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???