電路如圖所示,已知hfe=60,電容的容抗可以忽略。
(1)計(jì)算靜態(tài)工作點(diǎn);
(2)畫出簡(jiǎn)化的h參數(shù)等效電路,計(jì)算AV、Ri和Ro。
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最新試題
?已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz,數(shù)字鐘用來產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz,若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào),請(qǐng)問該計(jì)數(shù)器至少需要多少位?()
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有()。
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一塊通用面包板,公共條是三?四?三分段連通型,那么這塊板上最多有()個(gè)插孔在內(nèi)部是連通在一起的。
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當(dāng)VGS=0時(shí),能夠?qū)ǖ腗OS管為()
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