一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。

采用浮柵技術(shù)的EPROM中存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

雙積分型數(shù)字電壓表是否需要取樣-保持電路？請(qǐng)說明理由。

用1M×4的DRAM芯片通過（）擴(kuò)展可以獲得4M×8的存儲(chǔ)器。

用原碼輸出的譯碼器實(shí)現(xiàn)多輸出邏輯函數(shù)，需要增加若干個(gè)（）。

如要將一個(gè)最大幅度為5.1V的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，要求輸入每變化20mV，輸出信號(hào)的最低位（LSB）發(fā)生變化，應(yīng)選用（）位ADC。

兩個(gè)與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)（）。

一個(gè)兩輸入端的門電路，當(dāng)輸入為10時(shí)，輸出不是1的門電路為（）

27系列EPROM存儲(chǔ)的數(shù)據(jù)是（）可擦除的。

小容量RAM內(nèi)部存儲(chǔ)矩陣的字?jǐn)?shù)與外部地址線數(shù)n的關(guān)系一般為（）