A.約為原來(lái)的0.5倍
B.約為原來(lái)的2倍
C.約為原來(lái)的4倍
D.基本不變
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A.晶體管把交流能量進(jìn)行放大
B.晶體管把小能量進(jìn)行放大
C.放大器不消耗電能
D.把直流電源提供的能量轉(zhuǎn)換成交流信號(hào)
A.共基極
B.共集電極
C.共發(fā)射極
D.不確定
A.電流放大作用
B.電壓放大作用
C.功率放大作用
D.儲(chǔ)存能量作用
A.共基極電路
B.共射極電路
C.共集電極電路
A.減少信號(hào)的損耗
B.使工作點(diǎn)穩(wěn)定
C.增大放大能力
最新試題
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。
?已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來(lái)產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問(wèn)該計(jì)數(shù)器至少需要多少位？（）
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時(shí)，柵極直流電壓將會(huì)（），漏極直流電流將會(huì)（），輸入電阻將會(huì)（）。
?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語(yǔ)句來(lái)進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語(yǔ)句對(duì)應(yīng)的是（）。
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。