放大電路如圖所示。設(shè)晶體管的β=20，rbb=0，DZ為理想穩(wěn)壓管，UZ=6V，此時(shí)晶體管的ICQ=5.5mA。試問(wèn)：
（1）將DZ反接，電路的工作狀態(tài)有何變化？ICQ又為多少？
（2）定性分析由于DZ反接，對(duì)放大電路電壓增益、輸入電阻的影響。
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，輸入電阻Ri和輸出電阻Ro。設(shè)基極靜態(tài)電流IBQ=20μA，RC=2kΩ，RL=2kΩ，UCC=9V，RS=150Ω，rbb=0，厄爾利電壓UA=100V，β=100，C為隔直、耦合電容。
最新試題
?已知Nexys4開(kāi)發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來(lái)產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問(wèn)該計(jì)數(shù)器至少需要多少位？（）
用作電壓放大器時(shí)，CS放大器不合適的參數(shù)為（）。?
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。
?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語(yǔ)句來(lái)進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語(yǔ)句對(duì)應(yīng)的是（）。
假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動(dòng)。
CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
?數(shù)字頻率計(jì)設(shè)計(jì)中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）
一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。
在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時(shí)，柵極直流電壓將會(huì)（），漏極直流電流將會(huì)（），輸入電阻將會(huì)（）。