A.二進制譯碼器
B.數(shù)據(jù)選擇器
C.數(shù)值比較器
D.七段顯示譯碼器
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你可能感興趣的試題
A.修改邏輯設(shè)計
B.在輸出端接入濾波電容
C.后級加緩沖電路
D.屏蔽輸入信號的尖峰干擾
A.十進制
B.二進制
C.八進制
D.十六進制
A.原碼
B.反碼
C.補碼
D.編碼
A.器件的狀態(tài)
B.電平的高低
C.脈沖的有無
D.數(shù)量的大小
A.電路結(jié)構(gòu)簡單，有利于實現(xiàn)電路集成化；
B.可實現(xiàn)邏輯運算和判斷；
C.工作穩(wěn)定抗干擾能力強；
D.工作于開關(guān)狀態(tài)，功耗低。
最新試題
TTL與非門輸入短路電流IIS的參數(shù)規(guī)范值是（）。
如果把D觸發(fā)器的輸出Q反饋連接到輸入D，則輸出Q的脈沖波形的頻率為CP脈沖頻率f的（）。
判斷如下VHDL的操作是否正確，如不正確，請改正。字符a和b的數(shù)據(jù)類型是BIT，c是INTEGER，執(zhí)行c＜=a+b。
10-4線優(yōu)先編碼器允許同時輸入（）路編碼信號。
以下代碼中為無權(quán)碼的為（）。
與倒T形電阻網(wǎng)絡(luò)DAC相比，權(quán)電流網(wǎng)絡(luò)D/A轉(zhuǎn)換器的主要優(yōu)點是消除了（）對轉(zhuǎn)換精度的影響。
兩個與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時，兩個輸入信號R=1和S=1。觸發(fā)器的輸出Q會（）。
一個VHDL模塊是否必須有一個實體和一個結(jié)構(gòu)體？是否可以有多個實體和結(jié)構(gòu)體？簡述它們的作用。
以下哪個編碼不能是二－十進制譯碼器的輸入編碼（）
TTL與非門閾值電壓UT的典型值是（）