?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有（）。

一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個插孔在內(nèi)部是連通在一起的。

I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?

用作電壓放大器時，CS放大器不合適的參數(shù)為（）。?

?若某放大器的輸入信號為電壓信號，輸出信號為電流信號，則以下描述正確的有（）。?

CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????

現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實現(xiàn)中的表達(dá)式正確的是（）。

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。

當(dāng)VGS=0時，能夠?qū)ǖ腗OS管為（）

?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???