用作電壓放大器時(shí)，CS放大器不合適的參數(shù)為（）。?

?數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器，若采樣時(shí)間0.01s，那么它能夠測(cè)量的最大頻率是多少？（）

?數(shù)字頻率計(jì)設(shè)計(jì)中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）

?verilogHDL中已經(jīng)預(yù)先定義了的門(mén)級(jí)原型的符號(hào)有（）。

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。

CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?

?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少？（）

?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過(guò)程中，該同學(xué)觀(guān)測(cè)到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請(qǐng)問(wèn)此刻電路輸入端D0，D1電平可能分別為（）。

CD放大器因?yàn)樵礃O輸出信號(hào)幾乎與柵極輸入信號(hào)變化一致，因此被稱(chēng)為“源極跟隨器”。

當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）